半導体産業では「集積回路上のトランジスタの数は24カ月で2倍になる」というムーアの法則が知られていますが、中国に本社を置くグローバルテック企業のHuawei(ファーウェイ)が、産業の将来の発展を導く新たな法則として「タウ(τ)スケーリングの法則」を提唱しました。
HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Transistor Density and System Performance – Huawei
https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling
IEEE ISCAS 2026 | Keynote Speakers
https://2026.ieee-iscas.org/program/keynote.html
China’s Huawei unveils new sanctions-busting chip architecture that replaces Moore’s Law – SiliconANGLE
https://siliconangle.com/2026/05/25/chinas-huawei-unveils-new-sanctions-busting-chip-architecture-replaces-moores-law/
Huawei Says It Has Workaround to Match Leading Chips – WSJ
https://www.wsj.com/tech/huawei-says-it-has-workaround-to-match-leading-chips-c6075fd1
上海で開催された技術シンポジウム・IEEE ISCAS 2026で、Huaweiの半導体事業部を率いる何庭波氏が基調講演を行いました。
講演の中で何氏が提唱したのが、半導体や電子システムの進化の新たな指針として、幾何学的な尺度ではなく時間(τ)を採用する「タウ(τ)スケーリングの法則」です。
この法則に基づき、新たに発表した「LogicFolding」アーキテクチャなどの革新的技術を活用することで、信号伝搬遅延を連続的に短縮してトランジスタの密度を安定的に高めることができるので、半導体や電子システムの持続的進化を牽引できる、というのが何氏の主張です。
「ムーアの法則」はIntelの共同創業者として知られるゴードン・ムーア氏が1965年に提唱した内容がもとになっていて、1975年に訂正された「半導体集積回路内のトランジスタ数は24カ月で2倍に増加する」、あるいは「半導体集積回路内のトランジスタの集積密度(集積率)は24カ月で2倍になる」といった形で知られています。ムーア氏が経験則から導いたこの法則に従うかのように半導体技術は進化してきました。
しかし、「24カ月で2倍」を繰り返し続けるのにはさすがに限界があるという「ムーアの法則限界説」が何度も唱えられ、2017年には半導体製造の大手であるTSMCの張忠謀(モリス・チャン)会長が「『ムーアの法則』はもはや有効ではない」と表明。
「ムーアの法則はもう限界」とiPhoneにチップを提供する半導体大手TSMCの会長が発言 – GIGAZINE
一方で、2023年にIntelのパット・ゲルシンガーCEO(当時)は「ペースは減速しつつもまだ有効」という見解を示していました。
ムーアの法則は従来の2年から3年のペースに減速しているがまだ死んでいないとIntelのCEOが語る – GIGAZINE
何氏は「タウスケーリングの法則」を4つのレベルで語っています。
まずデバイスレベルでは、トランジスタおよび配線の抵抗と寄生容量を最適化し、基盤となる物理層のデバイスレベルの時定数τを最小限に抑えます。
回路レベルでは、LogicFoldingアーキテクチャを採用することで従来のレイアウトによる物理的境界を取り払い、クリティカルパスの配線を大幅に短縮することで、信号伝搬における抵抗負荷と容量負荷を効果的に減らし、トランジスタの密度と回路性能を向上させます。
半導体レベルでは、ソフトウェアとアーキテクチャ、シリコンのフルスタック協調設計を導入し、命令とデータフローに対してワークロード主導で細かい制御を実現することにより、システムレベルの並列性と効率を高め、エンドツーエンドでの実行時間を大幅に短縮します。
システムレベルでは、UnifiedBusによってコンピューティングシステムの相互接続プロトコルを再定義し、SuperPoDの統合メモリアドレス指定とネイティブメモリセマンティクスを実現、システム通信の遅延を大幅に減らします。
Huaweiはここ6年間で「タウスケーリングの法則」のもと381個のチップを設計・生産し、サービスを提供してきたとのこと。2026年秋にはLogicFoldingアーキテクチャを採用した新型のKirinチップが発売されてチップ性能が大幅に向上するほか、2031年までに「タウスケーリングの法則」に基づくハイエンドチップ設計で、1.4nmプロセス相当のトランジスタ密度が実現される予定だとのことです。
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